（本文經 鉅亨網 授權轉載，並同意 TechOrange 編寫導讀與修訂標題，原文標題為 〈 芯測打入義隆 縮短記憶體測試電路開發時程95% 〉。）
【為什麼我們要挑選這篇文章】5G 時代來臨，通訊、車用、AI、遠距醫療都有巨量資料處理的需求，連帶需要更快速的記憶體來儲存。而要在單晶片相同的面積下，增加更多的記憶體及多核心，SoC 製程設計或許是唯一解方。
但 SoC 製程不只在設計上較複雜，在測試上更需要具備多種數位與類比訊號的測試功能。面對今年疫情爆發的觸控螢幕、筆電數量需求，IC設計上游的 EDA 技術可以如何加快需求應對？作為亞洲唯一記憶體測試與修復技術廠商芯測科技如何協助觸控 IC 廠商義隆加快記憶體測試開發時程？（責任編輯：何泰霖）
記憶體測試與修復業者芯測 14 日宣布，旗下 EZ-BIST 便捷版記憶體測試電路開發工具 （EDA） 獲義隆導入，作為開發晶片時，記憶體測試電路設計的關鍵工具，透過此工具可縮短記憶體測試電路開發時程約 95%。
EDA 採全圖形介面設計，操作簡易，有效提高 SoC 量產速度
芯測表示，公司處於 IC 設計產業鏈上游，提供 EDA 工具與 IP 給 IC 設計公司、設計服務公司、半導體製造商等，藉由 EDA 工具與 IP，縮短 IC 設計開發時程，提升 SoC 良率，主要營收來源來自 EDA 工具的簽約金以及 IP 授權金。
芯測指出，EZ-BIST 優點在於全圖形化設計介面、操作簡易、學習曲線短，透過防呆設計，可避免人為操作工具錯誤，也提供完整培訓課程，工程人員僅需花一天即可熟悉。
芯測看好，客戶透過簡易操作介面，可在幾分鐘內完成記憶體測試電路設計，提升開發記憶體測試電路的效率，大幅縮短 SoC 開發時程，同時客戶也可建立標準化記憶體測試電路的設計流程，提高 SoC 的量產速度。
EDA 提供不同製程的記憶體測試演算法選項，較先前縮短 95% 時間
客戶銷售部經理王宏康認為，此次與義隆合作，解決記憶體錯誤資訊診斷分析問題，也透過芯測在記憶體測試與修復電路設計上的專業，在 EZ-BIST 中提供在不同製程與應用的記憶體測試演算法選項，客戶僅需花先前約二十分之一的時間，完成記憶體測試電路設計，滿足 SoC 快速上市的要求。
法人指出，芯測受惠客戶穩定增加，8 月起已達單月損益兩平，前三季營收 2419.1 萬元，年增 286%。
（本文經 鉅亨網 授權轉載，並同意 TechOrange 編寫導讀與修訂標題，原文標題為 〈 芯測打入義隆 縮短記憶體測試電路開發時程95% 〉。首圖來源：Pexels）
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