AI 晶片持續追求更高運算能力，一方面需要更先進製程，把更多電晶體塞進有限面積；另一方面，為了增加運算核心、記憶體介面與互連，高效能資料中心晶片的裸晶面積也持續往上推。這兩個趨勢，如今開始同時碰上微影設備的限制。
目前晶圓廠廣泛使用的極紫外光微影（EUV），單顆晶片可曝光面積最高約 800 平方毫米，《Reuters》指出，NVIDIA、Google 等公司設計的晶片，已做到接近這項上限。下一代 High NA EUV 雖然可以印出更精細的線路，單次曝光範圍卻縮小一半，使大型晶片可能需要分次曝光，再透過 stitching（拼接曝光）接在一起。
為了解決這個問題，ASML 與台積電 9/8 宣布推動產業轉向 12 吋大尺寸光罩，Samsung 隨後宣布加入，Intel 則已推動相關規格超過 3 年。ASML 技術長 Marco Pieters 向《Reuters》表示，如果產業成功完成這項轉換，High NA EUV 系統生產力可提高約 40%。這也代表，隨著 AI 晶片尺寸與複雜度提高，半導體業可能連沿用數十年的 6 吋光罩規格都得跟著調整。
High NA EUV 印得更細，單次曝光範圍卻縮小
為什麼需要更大的光罩？這可以從 High NA EUV 的設計談起。現有 EUV 微影設備的數值孔徑（NA）為 0.33，ASML 新一代 High NA EUV 則提高至 0.55。以首款 EXE:5000 為例，解析度可達 8 奈米，相較現有 EUV，可用單次曝光印出小 1.7 倍的特徵，理論上可支援約 2.9 倍的電晶體密度。
但提高解析度也帶來另一項取捨。High NA EUV 使用新的 anamorphic optics（變形光學）設計，在維持現有 6 吋光罩規格的情況下，其中一個方向的曝光範圍會縮小一半。
這對大型晶片形成新的限制：原本可以在單一曝光範圍完成的晶片，到了 High NA EUV 上，可能需要拆成兩個區域曝光，再精準拼接。Intel 已經開發相關 stitching 製程與設計工具，因此現有 6 吋光罩仍然可以使用 High NA，但拼接也意味製造流程必須處理額外的對準與生產效率問題。
把光罩放大，High NA EUV 才能兼顧大型晶片
另一條解法，就是直接把光罩放大。光罩可以簡單理解成微影製程中的電路圖案原版，曝光設備透過光學系統把上面的圖案縮小，轉印到晶圓。半導體產業數十年來主要使用 6 吋光罩；Intel 與 ASML 推動的新規格，則進一步擴大到 6×12 吋。
如此一來，High NA EUV 可以在維持高解析度的同時，減少大型晶片對 stitching 的依賴。Samsung 表示，轉向 12 吋光罩有望提升晶圓廠生產力、降低晶片製造成本；ASML 技術長 Marco Pieters 預估，若產業完成 12 吋光罩轉換，High NA EUV 系統生產力可提高約 40%。對晶圓廠而言，關鍵就在於能以更大的曝光範圍處理晶片，降低對拼接曝光的依賴。
不過，光罩尺寸不是說換就換。除了 ASML 的曝光設備，光罩製造、檢測與量測設備、材料、廠內自動化，以及 EDA 工具等都必須配合新規格。Intel 表示，過去 3 年已與 ASML、光罩製造商、設備與材料業者、EDA 公司及其他半導體廠共同推動相關生態系。
Intel 已先用 High NA，台積電、Samsung 準備下一階段
各家晶片製造商導入 High NA EUV 的時間不同。Intel 目前走得最快。該公司表示，High NA EUV 已用於部分 Intel 18A 製造層，包括部分 Panther Lake 處理器；從設備認證、研發到量產，目前累計已有超過 100 萬片晶圓經過 High NA EUV 處理。短期內，Intel 仍會讓客戶使用現有 6 吋光罩搭配 stitching，同時準備往 6×12 吋規格轉換。
Samsung 則宣布加入 12 吋光罩倡議，並計畫在 2028 年率先把 High NA EUV 導入未來 DRAM 大量生產。SK Hynix 也向《Reuters》表示，正在評估加入 12 吋光罩計畫，同樣以 2028 年將 High NA EUV 用於 DRAM 量產為目標。
台積電則首次明確提出 High NA EUV 的量產時程，計畫自 2030 年起導入先進製程。台積電表示，隨著製程節點演進，需要 High NA EUV 的製程層數預期將增加，其中一項主要驅動力就是 AI 應用需要愈來愈複雜的電晶體架構。台積電與 ASML 預計 2031 年建立 12 吋光罩試產線，並在 2033 年讓相關微影系統具備先進製程量產條件。
12 吋光罩真正量產仍要等上數年，但台積電、Intel、Samsung 現在就開始投入，反映 High NA EUV 的下一個問題已從能不能印得更細，進一步轉向能不能有效率地大量製造大型晶片。這也讓 AI 晶片競爭開始反過來牽動光罩、微影設備、檢測與 EDA 等上游製造規格。
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＊本文開放合作夥伴轉載，資料來源：《Bloomberg》、intel、《Reuters》、Samsung、TSMC，首圖來源：台積電
