華為近日在上海的 IEEE 國際電路與系統研討會（ISCAS 2026）上，正式發表「τ 縮放定律」（Tau Scaling Law，又稱「韜定律」）與 LogicFolding 架構。華為表示，這項技術可在不依賴極紫外光微影（EUV）設備的情況下，讓晶片達到等同 1.4 奈米製程節點的電晶體表現。華為半導體業務部總裁何庭波在會中強調：「我們的解決方案是可行且負擔得起的。」
這項發表的背景，是因為中國企業目前仍被美國主導的制裁所限制，無法取得 EUV 設備，而 EUV 又是製造 3 奈米以下先進晶片的關鍵工具。
摩爾定律推動產業成長的傳統路徑正在改變
半導體產業過去 50 年來依循摩爾定律（Moore’s Law）與登納德縮放定律（Dennard scaling），透過縮小電晶體尺寸帶來更快速度、更低功耗與更低成本。然而，研究機構 Global Semi Research 指出，7 奈米之後幾何微縮已明顯放緩，寄生電阻與電容、微影解析度極限以及製程複雜度，都讓效能提升的幅度逐漸縮小。
在經濟面上，先進製程也面臨 EUV 機台、光罩、設計規則與驗證成本飆升等壓力，2 奈米單一晶片設計成本甚至已超過 10 億美元。因此，過去「每一代技術帶來更多電晶體、更低成本、更好效能」的產業邏輯正在失效，傳統的幾何縮放路線正面臨邊際效益遞減與成本上升的困境。《南華早報》也指出，隨著電晶體尺寸接近物理與原子極限，全球半導體產業依靠摩爾定律推動運算能力成長的傳統路徑已明顯放緩。
「τ 縮放定律」對華為的意義：把競爭轉向時間延遲壓縮
面對物理與經濟瓶頸，華為提出的解決方案是直接改變「最佳化的目標」。τ 縮放定律的核心，是「將衡量晶片進步的主要指標，從電晶體尺寸轉向時間常數 τ」。這代表華為不再單純追求「更小的電晶體」，而是將真正目標放在「更快的系統」，也就是縮短訊號與資料移動所需的時間。
τ 縮放定律將時間常數拆分成四個層次：電晶體切換延遲、電路 RC（電阻與電容）傳播延遲、晶片運算與記憶體存取延遲，以及系統端到端的反應時間。Global Semi Research 分析，在 EUV 受限的環境下，華為將競爭戰場從「幾何縮放」重新定位為「時間域最佳化」，是一項極具策略性的舉措。何庭波也指出，在華為的新路線下，EUV 將不再是不可或缺的要素，這對受限於 EUV 設備的中國半導體產業尤為重要。
何庭波更透露，華為過去六年已利用這套新定律設計並量產 381 款晶片，並表示：「我曾以為可能需要 10 年，但在 6 年內我們就做到了。」 對華為而言，τ 縮放定律不只是單一的晶片設計方法，華為更計畫在十年內，從「局部關鍵路徑折疊（local critical path folding）」走向「全規模（full-scale）與多層次折疊（multilayer-folding）」，推動從裝置到系統的全端最佳化（full-stack optimization）。
LogicFolding 如何提升效率？把電路垂直折疊，縮短資料移動距離
如果 τ 縮放定律是理論框架，那麼 LogicFolding 就是在行動晶片上的首個工程實作。LogicFolding 與台積電 SoIC 或英特爾 Foveros 等「晶粒對晶粒（die-to-die）」的封裝堆疊不同，它是在設計階段，就將晶片內部電路拆解到「邏輯閘（gate）」與「正反器（flip-flop）」層級，並分布到垂直堆疊的多層晶圓上。這種做法被稱為「單元對單元折疊（cell-to-cell folding）」，重點不在於封裝階段堆疊多顆完整晶片，而是讓原本必須在平面進行長距離傳遞的訊號，改走更短的垂直路徑。
為了解決訊號如何「改走垂直路徑」的問題，LogicFolding 透過僅 1.5 微米間距（pitch）的「混合鍵合（hybrid bonding）」技術連接上下層電路。這項精密的連接設計，讓訊號不需在平面上繞行數百微米甚至毫米級距離，而是可以直接「穿透」晶圓，藉此大幅降低電阻、電容與時間常數 τ。
這項透過「縮短物理距離來換取運算效率」的架構革命，在實際應用中帶來了驚人的數據躍升。在 Kirin 2026 晶片上，LogicFolding 讓電晶體密度從 155 MTr/mm² 提升至 238 MTr/mm²、增加 55%，同時讓效能核心的能源效率提升 41%、頻率提升 13% 至 3.1GHz，靜態隨機存取記憶體（SRAM）的運作頻率更提升超過 40%。最關鍵的是，華為單純透過重新組織三維空間中的電路，就取得接近一次製程節點升級的效果。
目標 2031 年追上英特爾與台積電，華為仍需面對量產與驗證考題
華為指出，2031 年可以設計出電晶體密度相當於 1.4 奈米製程的高階晶片，而台積電、三星與英特爾等領先廠商目前也正在競逐此節點。《南華早報》指出，台積電計畫在 2028 年量產 1.4 奈米級製程晶片，三星與英特爾則預計在 2029 年左右達到類似規模。《華爾街日報》進一步分析，若華為能大規模生產這類高階晶片，將可能顛覆「先進製程與設備是製造頂尖晶片必要條件」的產業既有認知，甚至可能讓華為高階晶片的製造成本低於全球競爭對手。
市場預期，首款採用 LogicFolding 架構的 Kirin 晶片將搭載於今年秋季推出的華為 Mate 90 旗艦手機中。不僅如此，華為更計畫在 2030 年前將 LogicFolding 架構擴展至其 Ascend（昇騰）AI 處理器與高容量 AI 資料中心，並預計在 2026 至 2028 年間陸續推出 Ascend 950、960 與 970 系列，試圖取代 NVIDIA 在中國 AI 訓練與推論市場的主導地位。
不過，《華爾街日報》也指出，華為目前並未提供晶片效能的獨立評估數據，報導同時引述知情人士的說法，指出這項電路堆疊的新興技術，仍面臨過熱、需要更複雜程式碼協調不同電路層等挑戰，華為直到近一年才取得較穩定的成果，後續仍需與資料中心及設備商合作，證明該技術在大規模應用上的可行性。
從工程技術面來看，LogicFolding 仍需要把矽穿孔（TSV）直徑與間距進一步縮小、對準精度達到 0.5 微米以內，並透過智慧冗餘設計讓良率接近 100%，這都高度仰賴晶圓代工、封裝與設備商多年的緊密協作。
華為已經開始改寫中國晶片突圍的策略
華為這次發表，展現其在 EUV 受限的現實下，試圖將先進晶片的競爭焦點從「製程微縮」轉向「架構效率與系統級最佳化」，並試圖繞開美國出口限制，同時適應後摩爾時代的技術現實。
在美國正討論以《MATCH 法案》進一步收緊技術出口限制的背景下，華為積極主導這次技術突圍，甚至在發表會前夕罕見地透過國家電視台，首度曝光神秘的晶片基礎技術研究實驗室。《華爾街日報》也強調，華為近年來「日益仰賴替代設計、先進封裝技術與其網路技術」，試圖以此提升硬體運算能力並追趕美國對手。正如研調機構 Omdia 分析師 Lian Jye Su 所評論：「華為是否能在這方面取得明顯優勢還有待觀察，但這至少是一條替代的前進道路，是華為在面臨供應鏈挑戰時設法找到的突破口。」
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＊本文開放合作夥伴轉載，資料來源：《WSJ》、《siliconANGLE》、《The Next Web》、《Global Semi Research》、《SCMP》、《Business Standard》，首圖來源：華為
